选定 Rogers 板材之后，下一步通常是叠层与阻抗计算。打开数据表会看到两个介电常数：Process Dk 和 Design Dk。同一种材料，两个值往往不同，而且 Design Dk 一般更高。把哪个值填进阻抗计算器，直接决定线宽，也决定成品 TDR 实测会不会整体偏离目标。
这类偏差的特征是系统性：同一批板、同一类线路都朝一个方向偏。原因通常不在工厂的蚀刻或压合，而在设计时用的 Dk 与工厂验证时用的口径不一致。
两个 Dk 从哪里来
两个值的区别在于测试方法，不在材料本身。
- Process Dk：用 IPC-TM-650 2.5.5.5 的夹持带状线（clamped stripline）方法测得，在规定频点下测试未经电路加工的层压板。它的用途是材料生产过程的质量控制：批次之间是否一致、是否在规格内。
- Design Dk：Rogers 用微带线差分相位长度法得到，测试对象是做成电路的样件，并在一段频率范围内给出数值。它包含了真实导体（铜箔表面粗糙度）对传播的影响，所以更接近电路实际看到的「有效」介电常数。
Rogers 在数据表和设计资料里建议：电路设计用 Design Dk。Process Dk 不是错误数据，它回答的是另一个问题。
为什么 Design Dk 通常更高
导体表面并不光滑。电解铜箔和反转铜箔都有一定粗糙度，高频电流集中在导体表面的趋肤层里，粗糙的表面让电流路径变长，相位变慢，表现为有效 Dk 升高。夹持带状线法不包含这部分效应，所以 Process Dk 偏低。
由此得出两个设计推论：
- 铜箔类型会改变有效 Dk。同一种板材配不同粗糙度的铜箔，Design Dk 可能不同。数据表的 Design Dk 对应某种铜箔，叠层图要写明铜箔类型，否则工厂可能按默认铜箔备料。
- 介质越薄，铜箔影响越大。薄介质里导体表面占场分布的比例更高。薄芯板做细线时，Process Dk 与 Design Dk 的差距对阻抗的影响更明显。
铜箔粗糙度对插入损耗的影响见 高频板铜箔粗糙度与插入损耗，本文只讨论它对 Dk 和阻抗的影响。
频率：数据表的值对应哪个频点
Dk 随频率变化。Rogers 的 Design Dk 通常给出一段频率范围内的数值或曲线。阻抗计算应使用接近电路工作频率的值，而不是随手取数据表首页的单一数字。
工作频率跨度很大的电路（例如宽带链路），可以在叠层图上注明计算采用的频点，并说明是否按多个频点做了核对。这样工厂做叠层回算时，用的是同一个频点。
压合之后，介质厚度不是数据表厚度
阻抗对介质厚度敏感，往往比对 Dk 更敏感。成品介质厚度受以下因素影响：
- 芯板厚度：Rogers 芯板厚度有公差，按数据表标称值计算即可，但要知道它不是零公差。
- 粘结层/半固化片：多层 Rogers 板或与 FR-4 混压时，粘结层压合后会流胶，厚度取决于相邻铜层的残铜率。粘结层本身的 Dk 也和芯板不同。
- 铜厚：外层电镀后的成品铜厚会改变线路截面和边缘场。
所以阻抗计算里，芯板用 Design Dk，粘结层用粘结材料自己的 Dk，介质厚度用压合后厚度。这三个值通常需要工厂按自己的压合数据回算后确认。混压叠层的工艺约束见 混压叠层与压合。
叠层图上要写什么
叠层图是设计方与工厂对齐口径的唯一文件。阻抗相关的部分建议至少包括：
| 项目 | 写法 |
|---|---|
| 材料 | 完整型号与厚度，例如 RO4350B 某厚度芯板；是否允许等效替代 |
| 铜箔 | 铜厚与铜箔类型（若计算基于特定粗糙度） |
| 计算用 Dk | 取值、来源（Design Dk / Process Dk）、对应频点、数据表版本 |
| 粘结层 | 材料型号、计算用 Dk 与压合后厚度 |
| 阻抗线 | 所在层、参考层、目标阻抗、公差、单端/差分 |
| 验证方式 | coupon 位置、TDR 测试要求 |
最容易遗漏的是「计算用 Dk 的来源」。只写一个数字，工厂无从判断它是 Process Dk 还是 Design Dk，回算时可能用了另一个值，再按自己的结果调整线宽，结果双方都以为对方算错了。
如果设计方希望工厂按自己的压合数据调整线宽以命中阻抗，应在图纸上明确允许调整的范围（例如仅允许调整阻抗线线宽，不允许改动介质厚度）。
怎样验证：TDR 与回溯顺序
成品阻抗用 TDR（时域反射）测试阻抗 coupon 验证。coupon 与板内线路同层、同参考、同线宽，测得的是物理结构的实际阻抗。coupon 设计与报告判读见 阻抗测试条与报告判读。
实测整体偏离目标时，按这个顺序回溯：
- 口径：设计计算与工厂回算用的 Dk 是否同一来源、同一频点。系统性偏移最常见的原因在这里。
- 介质厚度：切片测量压合后厚度，对照计算假设。
- 线宽与铜厚：测量成品线宽（顶宽/底宽）和铜厚。
- 测试条件：TDR 上升时间、测量窗口位置是否与约定一致。
只有逐项排除后，才能判断材料本身批次异常。
SKPCB 的高频与阻抗能力
- 高频板材：Rogers 4350B、4003C、3003，Arlon 85N，Taconic RF-35（
MAT-RF）。 - 阻抗控制公差：标准 ±10%，高级 ±5%（
PCB-IMPEDANCE）。 - 全部订单 100% 电测（
Q-ETEST）。
阻抗公差等级的选择见 阻抗控制公差等级。Rogers 各系列在钻孔、孔金属化和压合上的差异见 Rogers RO4000 与 RO3000 的加工差异。需要评审叠层时，可在 报价页 提交叠层图与阻抗要求，或查看 高频板 与 材料。
小结
- 电路设计用 Design Dk，Process Dk 用于材料质量控制。
- 铜箔类型、频点、粘结层和压合后厚度都会改变计算结果，要写进叠层图。
- 叠层图写明 Dk 的来源与频点，工厂回算才和设计同一口径。
- 实测偏离时先查口径，再查厚度、线宽和测试条件。
FAQ
Q：Rogers 阻抗计算应该用 Process Dk 还是 Design Dk？
A：用 Design Dk。它在电路样件上测得，包含铜箔粗糙度的影响，更接近电路实际。Process Dk 用于材料生产的质量控制。
Q：为什么 Design Dk 比 Process Dk 高？
A：两者测试方法不同。Design Dk 的测试包含真实导体，粗糙铜箔使高频电流路径变长、相位变慢，表现为有效 Dk 升高；夹持带状线法不包含这部分。
Q：数据表只有一个 Dk 时怎么办？
A：先确认这个值的测试方法和频点。无法确认时，在叠层图上注明所用的值与来源，并请工厂按其压合数据回算确认。
Q：换一种铜箔，Dk 会变吗？
A：有效 Dk 会变，尤其在薄介质上。数据表的 Design Dk 对应特定铜箔，叠层图应写明铜箔类型。
Q：工厂能否自行调整线宽来命中阻抗？
A：可以约定。图纸上写明允许调整的项目和范围，例如只调阻抗线线宽，不改介质厚度。
Q：TDR 实测整体偏高或偏低，先查什么？
A：先查设计与工厂回算用的 Dk 是否同一来源和频点，再查压合后介质厚度、成品线宽铜厚和 TDR 测试条件。